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更新于 6月17日
智聯(lián)APPAPP
舉報(bào)

FPGA開(kāi)發(fā)工程師

1.3-2.5萬(wàn)
  • 西安雁塔區(qū)
  • 1-3年
  • 碩士
  • 全職
  • 招1人

職位描述

VHDLVerilog
職責(zé)：
在Xilinx的K7、Zynq平臺(tái)下，完成邏輯開(kāi)發(fā)、驗(yàn)證、仿真工作。主要實(shí)現(xiàn)串口、AD、GPIO等常用外設(shè)的邏輯功能，實(shí)現(xiàn)視頻的輸入、輸出、縮放及拼接功能。
要求：
1、熟悉Verilog或者VHDL語(yǔ)言。
2、熟悉常用外設(shè)的邏輯開(kāi)發(fā)。
3、獨(dú)立完成過(guò)FPGA開(kāi)發(fā)項(xiàng)目。
職位福利：五險(xiǎn)一金、周末雙休、績(jī)效獎(jiǎng)金

工作地點(diǎn)

西安市-雁塔區(qū)-瞪羚路26號(hào)西安理工大學(xué)科技園C座2層

職位發(fā)布者

黑女士/人事經(jīng)理

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