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崗位職責
1. 主要負責數(shù)字信號處理的FPGA開發(fā)，包括代碼編寫、仿真、時序約束、時序分析、調試和測試工作；
2. 編寫相關的設計文檔；
3. 熟練運用Verilog HDL語言，具有良好的編碼風格，會使用仿真工具對邏輯代碼進行仿真；
4. 熟悉VIVADO、ModelSim等邏輯開發(fā)工具，熟悉Xilinx的ZYNQ或7系列FPGA架構和開發(fā)流程；
5. 具有通訊方向的數(shù)字信號處理開發(fā)工作經(jīng)驗（fir、cic、ddc、fft）。
6.JESD204B、Aurora、PCIE、SelectIO等高速接口開發(fā)經(jīng)驗。
任職要求
1.優(yōu)秀的溝通能力、理解能力；
2.思維活躍，工作態(tài)度積極，積極地學習并掌握新技術；
3.有良好的溝通和學習能力、較強的團隊協(xié)作能力以及快速解決問題的能力；
4.可以承受工作壓力，有良好樂觀的心態(tài)；
5.具有責任意識、敬業(yè)誠信、對工作認真負責；
6. 通信、電子計算機相關專業(yè)，本科及以上學歷。